Stfw.RuПодробнее о процессоре Cell
admin
🕛 29.11.2004, 21:42
С нетерпением ожидаемый процессор Cell, совместно разрабатываемый IBM, Toshiba и Sony, сочетает многоядерную 64-бит архитектуру Power со встроенным потоковым процессором, производительную систему ввода-вывода, встроенную память SRAM и динамический множитель частоты, что позволит, как надеются партнеры по разработке, совершить революцию в архитектуре распределенных вычислений. Хотя о технических аспектах разработки, продолжающейся уже около 4 лет, особо не распространяются, однако кое-какая информация все же просачивается - например, из материалов одной из специализированных конференций (International Solid-State Circuits Conference, ISSCC), а также из текстов сопутствующих ходу разработки патентов. Высокоинтегрированный чип Cell был заявлен для применения в Sony Playstation 3, премьера которой запланирована на май, но возможна также перспектива его применения в бытовой электронике и устройствах мобильной коммуникации.
Несколько страниц из документов ISSCC приоткрывают подробности, касающиеся первого поколения реализации процессора, выполненного по 90-нм SOI технологии. В основу архитектуры Cell заложены две концепции - «apulet» (пока нет соответствующего русскоязычного термина или устоявшегося способа калькирования, предлагаю использовать термин апулет) - что обозначает объект, содержащий данные и код, необходимый для их обработки, и «процессинговые элементы» (processing element) - иерархические связки средств управления и ресурсов потокового процессора, которые могут выполнить любой апулет в любой момент времени. Из описания можно сделать вывод, что апулеты будут полностью портируемыми между процессинговыми элементами системы, что позволит динамически распределять апулеты в очереди, ожидающие появления свободных процессинговых элементов, добавлением которых можно будет легко масштабировать производительность системы.
По информации от разработчиков, реализация такой архитектуры обработки потребовала решения большого количества специфических проблем: это очень интеллектуальный подход к разделению памяти на защищенные участки, названные «кирпичиками» (bricks), большого внимания к пропускной способности памяти, а также пропускной способности каналов между процессинговыми элементами.
На верхнем уровне архитектура представляет собой пул «ячеек» (cells), или кластер из, вероятно, четырех идентичных процессинговых элементов. Все ячейки в системе, или в сети систем, очевидно, являются равноправными. Согласно материалам ISSCC, на современном этапе один чип реализует один процессинговый элемент. На смену первым образцам, изготовленным по 90-нм SOI технологии, уже ведется работа над получением образцов, выполненных по 65-нм технологии.