Stfw.Ru¦ запись данных;
¦ чтение данных;
запись адреса;
чтение адреса.
Назначение циклов записи и чтения данных очевидно. Адресные циклы используются для передачи адресной, канальной и управляющей информации. Циклы обмена данными отличаются от адресных циклов применяемыми стробирующи-ми сигналами. Назначение сигналов порта ЕРР и их связь с сигналами SPP объясняются в табл. 1.4.
Таблица 1.4. Сигналы LPT-порта в режиме ввода-вывода ЕРР
Контакт Сигнал SPP Имя в ЕРР I/O Описание
1 Strobe» Write* 0
14 AutoLF# DataStb* 0
17 Selectln* AddrStb# 0
16 lnit# Reset» 0
10 Ack# INTR# 1
11 Busy Wait# 1
2-9 Data [0:7] AD[0:7] I/O
12 PaperEnd AckDataReq1 1
13 Select Xflag' 1
15 Error* DataAvaiW1 1
Низкий уровень - цикл записи, высокий - цикл чтения
Строб данных. Низкий уровень устанавливается в циклах передачи данных
Строб адреса. Низкий уровень устанавливается в адресных циклах
Сброс ПУ (низким уровнем)
Прерывание от ПУ
Сигнал квитирования. Низкий уровень
разрешает начало цикла (установку строба
в низкий уровень), переход в высокий -
разрешает завершение цикла (снятие строба)
Двунаправленная шина адреса/данных
Используется по усмотрению разработчика периферии
Используется по усмотрению разработчика периферии
Используется по усмотрению разработчика периферии
1 Сигналы действуют в последовательности согласования (см. ниже).
ЕРР-порт имеет расширенный набор регистров (табл. 1.5), который занимает в пространстве ввода-вывода 5-8 смежных байт.
Таблица 1.5. Регистры ЕРР-порта
Имя регистра Смещение Режим R/W Описание
SPP Data Port +0 SPP/EPP W Регистр данных SPP
SPP Status Port +1 SPP/EPP R Регистр состояния SPP
SPP Control Port +2 SPP/EPP W Регистр управления SPP
EPP Address Port +3 EPP R/W Регистр адреса ЕРР. Чтение или запись в него генерирует связанный цикл чтения или записи адреса ЕРР
EPP Data Port +4 EPP R/W Регистр данных ЕРР. Чтение (запись) генерирует связанный цикл чтения (записи) данных ЕРР
1.3. Стандарт IEEE 1284 27
Имя регистра Смещение Режим R/W Описание
Not Defined +5...+7 ЕРР N/A В некоторых контроллерах могут использоваться для 16-32-битных операций ввода-вывода
В отличие от программно-управляемых режимов, описанных выше, внешние сигналы ЕРР-порта для каждого цикла обмена формируются аппаратно по одной операции записи или чтения в регистр порта. На рис. 1.3 приведена диаграмма цикла записи данных, иллюстрирующая внешний цикл обмена, вложенный в цикл записи системной шины процессора (иногда эти циклы называют связанными). Адресный цикл записи отличается от цикла данных только стробом внешнего интерфейса.
Цикл записи данных состоит из следующих фаз.
Программа выполняет цикл вывода (IOWR*) в порт 4 (ЕРР Data Port).
Адаптер устанавливает сигнал Write* (низкий уровень), и данные помещают
ся на выходную шину LPT-порта.
При низком уровне Wait* устанавливается строб данных.
Порт ждет подтверждения от ПУ (перевода Wait* в высокий уровень).
Снимается строб данных - внешний ЕРР-цикл завершается.
Завершается процессорный цикл вывода.
ПУ устанавливает низкий уровень Wait*, указывая на возможность начала сле
дующего цикла.
1.3. Цикл записи данных ЕРР
Пример адресного цикла чтения приведен на рис. 1.4. Цикл чтения данных отли чается только применением другого стробирующего сигнала.
Главной отличительной чертой ЕРР является выполнение внешней передачи в< время одного процессорного цикла ввода-вывода. Это позволяет достигать высо ких скоростей обмена (0,5-2 Мбайт/с). ПУ, подключенное к параллельному пор ту ЕРР, может работать со скоростью устройства, подключаемого через слот ISA
Протокол блокированного квитирования (interlocked handshakes) позволяет автоматически настраиваться на скорость обмена, доступную и хосту, и ПУ. ПУ может регулировать длительность всех фаз обмена с помощью всего лишь одного сигнала Wait*. Протокол автоматически подстраивается под длину кабеля - вносимые задержки приведут только к удлинению цикла. Поскольку кабели, соответствующие стандарту IEEE 1284 (см. выше), имеют одинаковые волновые свойства для разных линий, нарушения передачи, связанного с «состязаниями» сигналов, происходить не должно. При подключении сетевых адаптеров или внешних дисков к ЕРР-порту можно наблюдать непривычное явление: снижение производи-тельности по мере удлинения интерфейсного кабеля.
1.4. Адресный цикл чтения ЕРР
Естественно, ПУ не должно «подвешивать» процессор на шинном цикле обмена. Это гарантирует механизм тайм-аутов PC, который принудительно завершает любой цикл обмена, длящийся более 15 мкс. В ряде реализаций ЕРР за тайм-аутом интерфейса следит сам адаптер - если ПУ не отвечает в течение определенного времени (5 мкс), цикл прекращается и в дополнительном (не стандартизованном) регистре состояния адаптера фиксируется ошибка.
Устройства с интерфейсом ЕРР, разработанные до принятия IEEE 1284, отличаются началом цикла: строб DataStb* или AddrStb* устанавливается независимо от состояния WAIT*. Это означает, что ПУ не может задержать начало следующего цикла (хотя может растянуть его на требуемое время). Такая спецификация называется ЕРР 1.7 (предложена Xircom). Именно она применялась в контроллере 82360. Периферия, совместимая с IEEE 1284 ЕРР, будет нормально работать с контроллером ЕРР 1.7, но ПУ в стандарте ЕРР 1.7 может отказаться работать с контроллером ЕРР 1284.
С программной точки зрения контроллер ЕРР-порта выглядит просто (см. табл. 1.5). К трем регистрам стандартного порта, имеющим смещение О, 1 и 2 относительно базового адреса порта, добавлены два регистра (ЕРР Address Port n EPP Data Port), чтение и запись в которые вызывает генерацию связанных внешних циклов.
Назначение регистров стандартного порта сохранено для совместимости ЕРР-порта с ПУ и ПО, рассчитанными на применение программно-управляемого обмена. Поскольку сигналы квитирования адаптером вырабатываются аппарат-
1.3. Стандарт IEEE 1284 29
но, при записи в регистр управления CR биты О, 1 и 3, соответствующие сигналам Strobe*, AutoFeed* и Selecting должны иметь нулевые значения. Программное вмешательство могло бы нарушить последовательность квитирования. Некоторые адаптеры имеют специальные средства защиты (ЕРР Protect), при включении которых программная модификация этих бит блокируется.
Использование регистра данных ЕРР позволяет осуществлять передачу блока данных с помощью одной инструкции REP INSB или REP OUTSB. Некоторые адаптеры допускают 16/32-битное обращение к регистру данных ЕРР. При этом адаптер просто дешифрует адрес со смещением в диапазоне 4-7 как адрес регистра данных ЕРР, но процессору сообщает о разрядности 8 бит. Тогда 16- или 32-битное обращение по адресу регистра данных ЕРР приведет к автоматической генерации двух или четырех шинных циклов по нарастающим адресам, начиная со смещения 4. Эти циклы будут выполняться быстрее, чем то же количество оди-ночных циклов. Более «продвинутые» адаптеры для адреса регистра данных ЕРР сообщают разрядность 32 бит и для них до 4 байт может быть передано за один цикл обращения процессора. Таким образом обеспечивается производительность до 2 Мбайт/с, достаточная для адаптеров локальных сетей, внешних дисков, стриммеров и CD-ROM. Адресные циклы ЕРР всегда выполняются только в однобайтном режиме.
Важной чертой ЕРР является то, что обращение процессора к ПУ осуществляется в реальном времени - нет буферизации. Драйвер способен отслеживать состояние и подавать команды в точно известные моменты времени. Циклы чтения и записи могут чередоваться в произвольном порядке или идти блоками. Такой тип обмена удобен для регистро-ориентированных ПУ или ПУ, работающих в реальном времени, например устройств сбора информации и управления. Этот режим пригоден и для устройств хранения данных, сетевых адаптеров, принтеров, сканеров и т. п.
К сожалению, режим ЕРР поддерживается не всеми портами - он отсутствует, к примеру, в ряде блокнотных ПК. Так что при разработке собственных устройств ради большей совместимости с компьютерами приходится ориентироваться на режим ЕСР.
