Перспективные методы конструирования функциональных ячеек микропроцессорных устройств

Повышение сложности задач, решаемых МПУ в составе Радиотехнических систем, приводит к необходимости постоянного соверщенствования и методов их конструирования. Применение этих методов в практике (конструирования должно обеспечить повышение быстродействия и надежности, снижение потребляемой мощности и площади внутренних соединений как самих МП, БИС, так и устройств, выполненных на их основе. Среди перспективных конструкций следует отметить разработку МПУ на мно гослойных подложках, выполненных по тонко- или толстопленочной технологии, а также изготовление на одной пластине кремния ИЛЕ другого полупроводника нескоммутированных БИС. Такие конструкции в зарубежной литературе получили название «интегра-ция на целой пластине» (ИЦП).
Сравнительные параметры в относительных единицах некоторых перспективных конструкций приведены в табл. 2.3 ,[35].
Анализ данных табл. 2.3 показывает, что по критериям, приведенным в ней, наиболее перспективными конструкциями являются гибридные тонкопленочные многослойные схемы на различных подложках с двусторонними монтажом и ИЦП, причем подложки обеспечивают плотность жомпоновки на 25 - 30% выше чем ИЦП. С точки зрения задержки на БИС обе конструкции приблизительно равноценны. Так, если они имеют около 450 выходных буферных каскадов на одну БИС, то задержка равнг 11,8 не для ИЦП и 10,5 не для многослойных тонкопленочны? подложек с двусторонним монтажом [35].
Практическая реализация перспективных конструкций МПУ неотделима от решения задач повышения быстродействия МП БИС при существенном снижении их потребляемой мощности и сокращении площадей БИС и монтажных плат, занимаемых соединениями.
Рассмотрим некоторые методы, направленные на существенное повышение быстродействия и снижение потребляемой мощно сти в БИС, ФЯ и МПУ за счет уменьшения геометрических раз меров и площадей переходов транзисторных элементов, сокра щения длины и сечения соединений как внутри кристалла, так к в ФЯ и МПУ. Эти методы известны под понятием микроминиа тюризации, которая рассматривается прежде всего ,как один ж основных путей повышения быстродействия цифровых устройств,
Таблица 2.3
Тип конструкции ФЯ Мощ-ностьХза-держка Масса Стоимость
Печатная плата 1,00 1,00 1,00
Многослойная толстопленочная схема на керамической подложке 1,08 0,42 1,02
Гибридная тонкопленочная многослойная схема с односторонним монтажом 0,19 0,14 0,60
«Интеграция на целой пластине» 0,10 0,09 0,46
Гибридная тонкопленочная многослойная схема с двусторонним монтажом 0,08 0,07 0,44
Таблица 2.4
Этапы разработки ССИС Размер эле-мента, мкм Показатель качества (вентильХ X Гц/см2) Тактовая частота, МГц
I этап (1985) 1,25 5-1011 25
II этап (1990) 0,5 1013 100

Приведем некоторые данные из программы разработки сверхскоростных БИС (ССИС) на основе МОП-приборов (табл. 2.4) [36].
Теоретически сокращение размеров в n раз приведет к повышению плотности компоновки в п2 раз. Однако из-за того, что с ростом числа элементов на кристалле растет и площадь соединений, плотность компоновки максимально повышается только в m раз (mПринципиальный недостаток сокращения размеров элементов -состоит в том, что в п2 раз повышается сопротивление соединений, что приводит к повышению плотности тока в n раз. Это может привести к миграции атомов металла проводника и другим вредным эффектам, снижающим надежность.
Наряду с повышением качества МП БИС, существенной проблемой улучшения конструкций МПУ является сокращение площади монтажных плат, занимаемой соединениями. Суть проблемы заключается в том, что с ростом степени интеграции площадь соединений на кристалле или подложке превышает площадь, занимаемую активными элементами. Наряду с этим, в [37, 38] показано, что без проведения оптимизации соединений в БИС процесс повышения степени интеграции практически будет приостановлен вследствие достижения логическими элементами своих физических пределов.
Повышение эффективности использования площади БИС и .подложек связано с решением задач совершенствования размещения элементов и трассировки связей на кристалле и подложке; оптимизации структурных и схемотехнических методов построения логических элементов в кристалле и БИС на монтажных платах.
Проблема оптимизации соединений свойственна конструкциям БИС, микросборок и ФЯ, тем более что для ряда устройств (например, ИЦП) эти конструкции близки.
Рассмотрим некоторые пути повышения эффективности использования плошади кристалла БИС. Полученные результаты во многом справедливы и для перспективных конструкций МПУ,
Для оценки качества размещения элементов и трассировки связей на кристалле БИС используют коэффициент оптимизации «связи К:
(2.7)
где LCB, 1СВ(ОПТ) - средняя длина линий связи при произвольном и оптимальном размещении элементов соответственно. В [37] показано, что
(2.8)
где N - число логических элементов на кристалле или степень интеграции; а - усредненный шаг размещения элементов на кри-сталле;

(SKp - площадь кристалла БИС). Подставив (2.8) в (2.7), получим

В табл. 2.5 приведены значения К для различной степени ин-теграции БИС.
Из табл. 2.5 видно, что с ростом степени интеграции N увели-чивается длина монтажных линий связи. Поэтому при конструи--ровании БИС и СБИС необходимо предусмотреть достаточную плошадь кристалла для выполнения межэлементных связей. Вели-чина этой площади зависит, в основном, от числа соединительных трасс или трассировочной способности кристалла БИС (Т):

где n - усредненная нагрузочная способность логического эле-мента, численно равная среднему числу входов логического эле-мента; n - коэффициент заполнения трасс кристалла; обычно среднее значение n = 0,5 - 0,7. Считая типовым случаем n = 0,5, a n = 3, получаем T = 2N5/6.
Площадь кристалла БИС для реализации межэлементных связей:
(2.9)
где ST - плошадь одной трассы. Для случая произвольного раз-мещения логических элементов при а= 1
(2.10)
где ят - шаг трасс.
Подставляя (2.10) в (2.9), получаем
(2.11)
Как видно из (2.11), с ростом степени интеграции увеличивается доля площади кристалла, отводимая под соединения между логическими элементами. Для. уменьшения этой площади необходимо повышать: качество размещения элементов на кристалле БИС, разрешающую способность технологии изготовления, число-слоев межэлементных соединений. Однако эти направления не смогут решить проблему роста площади соединений, поскольку имеют свои пределы.
Таблица 2.5
N 102 103 104 105 10е
К 4,31 6,32 9,28 13,62 20

Так, при оптимальном размещении логических элементов площадь межэлементных соединений кристалла

Сокращение линейных размеров соединений и расстояния между ними приводит к росту омического сопротивления проводников и увеличению паразитных реактивностей, влияющих на быстродействие и помехоустойчивость проектируемых БИС. Среди структурных и схемотехнических методов, позволяющих сократить число межэлементных соединений и повысить производительность МПУ, следует отметить: конвейерные структуры; вычисление приращений iK функциям, а не самой функции; использование пораз-рядной обработки информации; многомикропроцессорные системы с перестраиваемой структурой.
Принципы построения МПУ с использованием приведенных выше методов рассмотрены в ряде работ, например [33, 39].
Таким образом, разработка перспективных методов конструирования связана с решением конструктивно-технологических и схемотехнических задач, обеспечивающих повышение быстродействия и надежности, снижение потребляемой мощности и площади межэлементных соединений МПУ.

Также по теме: